Kỹ năng thiết kế bảng mạch hai lớp - lớp [tags]

Chương này chủ yếu giải thích về phương pháp hệ thống kiểm tra quy tắc thiết kế bảng mạch lớp {{0}} lớp kép (DRC). Sau khi có được thiết kế PCB bằng công cụ tạo sơ đồ mạch, DRC có thể được chạy để tìm bất kỳ lỗi nào vi phạm các quy tắc thiết kế PCB. Các hoạt động này phải được hoàn thành trước khi bắt đầu xử lý tiếp theo và nhà phát triển công cụ tạo sơ đồ mạch phát triển phải cung cấp cho hầu hết các nhà thiết kế PCB để dễ dàng làm chủ công cụ DRC. Viết công cụ kiểm tra quy tắc thiết kế PCB của riêng bạn có nhiều lợi thế. Mặc dù trình kiểm tra thiết kế PCB không đơn giản như vậy, nhưng nó không phải là không thể đạt được, bởi vì bất kỳ nhà thiết kế PCB nào quen thuộc với các ngôn ngữ lập trình hoặc kịch bản hiện có đều hoàn toàn có khả năng kiểm tra thiết kế PCB. Những lợi ích của công việc là không thể đo lường được. Các công cụ mục đích - chung được bán trên thị trường thường không có đủ tính linh hoạt để đáp ứng các nhu cầu thiết kế PCB cụ thể. Do đó, khách hàng phải phản ánh các yêu cầu về tính năng mới cho nhà phát triển công cụ DRC và điều này thường đòi hỏi một lượng tiền và thời gian nhất định, đặc biệt là khi các yêu cầu được cập nhật liên tục. May mắn thay, hầu hết các nhà phát triển công cụ có thể cung cấp cho khách hàng một cách thuận tiện để viết DRC của riêng họ để đáp ứng các nhu cầu cụ thể. Tuy nhiên, công cụ mạnh mẽ này vẫn chưa được công nhận hoặc sử dụng rộng rãi. Bài viết này cung cấp một hướng dẫn thực tế để sử dụng các công cụ DRC để đạt được nhiều lợi ích nhất. Vì DRC phải duyệt qua toàn bộ sơ đồ mạch của thiết kế PCB, bao gồm từng ký hiệu, từng chân, từng mạng và từng thuộc tính, nên có thể tạo không giới hạn số lượng tệp "đính kèm" nếu cần thiết. Như được mô tả trong Phần 4.0, DRC có thể chỉ ra bất kỳ sai lệch nhỏ nào vi phạm các quy tắc thiết kế PCB. Ví dụ: một trong các tệp đính kèm có thể bao gồm tất cả các tụ điện tách được sử dụng trong thiết kế PCB. Nếu số lượng tụ điện thấp hơn hoặc cao hơn giá trị mong đợi, một dấu màu đỏ sẽ được đánh dấu nơi có thể xảy ra sự cố đường dây điện dv / dt. Các tệp phụ trợ này có thể cần thiết, nhưng không phải bất kỳ công cụ DRC thương mại nào cũng có thể tạo các tệp này. Một ưu điểm khác của DRC là dễ dàng cập nhật để đáp ứng nhu cầu của các tính năng thiết kế PCB mới (chẳng hạn như những tính năng có thể ảnh hưởng đến các quy tắc thiết kế PCB). Hơn nữa, một khi bạn đã có đủ kinh nghiệm trong lĩnh vực này, nhiều chức năng khác có thể đạt được. Ví dụ: nếu bạn có thể viết DRC của riêng mình, bạn có thể viết công cụ tạo hóa đơn nguyên vật liệu (BOM) của riêng mình, để bạn có thể xử lý tốt hơn các nhu cầu cụ thể của người dùng, chẳng hạn như cách lấy "phần cứng bổ sung" của một thiết bị không phải là một phần của cơ sở dữ liệu sơ đồ mạch (chẳng hạn như Ổ cắm, tản nhiệt hoặc tuốc nơ vít). Hoặc các nhà thiết kế PCB có thể viết bộ phân tích netlist Verilog của riêng họ, có đủ tính linh hoạt trong môi trường thiết kế PCB, chẳng hạn như cách lấy các mô hình Verilog hoặc tệp thời gian phù hợp với các thiết bị cụ thể. Trên thực tế, vì DRC duyệt qua toàn bộ sơ đồ mạch thiết kế PCB, tất cả thông tin hợp lệ có thể được thu thập để đưa ra mô phỏng và / hoặc BOM cần thiết cho phân tích danh sách net Verilog của thiết kế PCB.

Kỹ năng thiết kế bảng mạch lớp - kép

Còn hơi xa {{0}} để thảo luận về những chủ đề này mà không cung cấp bất kỳ mã chương trình nào. Vì lý do này, chúng tôi sẽ lấy một công cụ thu nhận sơ đồ mạch làm ví dụ. Bài viết này sử dụng công cụ ViewDraw do Mentor Graphics phát triển, được đính kèm với dòng sản phẩm PADS - Designer. Ngoài ra, chúng tôi cũng đã sử dụng công cụ ViewBase, đây là một thư viện thường trình C đơn giản hóa có thể được gọi và truy cập và vận hành trên cơ sở dữ liệu ViewDraw. Sử dụng các công cụ ViewBase, các nhà thiết kế PCB có thể dễ dàng sử dụng ngôn ngữ C / C để viết các công cụ DRC hoàn chỉnh và hiệu quả cho ViewDraw. Cần lưu ý rằng các nguyên tắc cơ bản được thảo luận ở đây đều có thể áp dụng cho bất kỳ công cụ sơ đồ mạch PCB nào khác. Ngoài cơ sở dữ liệu sơ đồ mạch, DRC cũng cần một số tệp đầu vào có thể mô tả các tình huống cụ thể, chẳng hạn như tự động kết nối với mặt phẳng nguồn với tên mạng nguồn hợp pháp. Ví dụ: nếu mạng nguồn được đặt tên là POWER, thì mặt phẳng nguồn sẽ tự động kết nối với mặt phẳng nguồn bằng thiết bị đóng gói cuối - phía sau (nếu áp dụng cho ViewDrawpcbfwd). Sau đây là danh sách các tệp đầu vào, các tệp này phải được đặt ở một vị trí chung cố định, để DRC có thể tự động tìm và đọc, sau đó lưu thông tin vào DRC khi chạy. Một số ký hiệu phải có chân cắm dây nguồn bên ngoài vì các ký hiệu này không được kết nối với lớp dây nguồn thông thường. Ví dụ, chân VCC của thiết bị ECL được kết nối với VCC hoặc với GROUND; chân VEE của nó có thể được kết nối với mặt phẳng GROUND hoặc -5.0V. Ngoài ra, các chân của đường dây điện cũng có thể được kết nối với bộ lọc trước khi đến lớp đường dây điện. Chân của đường dây điện thường không được kết nối với ký hiệu của thiết bị. Ngược lại, một thuộc tính của biểu tượng (ở đây gọi là SIGNAL) mô tả chân nào là chân nguồn hay chân nối đất và mô tả chân đó nên được kết nối với tên mạng. SIGNAL=VCC: 10, SIGNAL=GROUND: 20 DRC có thể đọc thuộc tính này và đảm bảo rằng tên mạng được lưu trong mạng _ pwr _ hợp pháp {{11 }} tên tệp. Nếu tên _ pwr _ net _ hợp pháp không chứa tên mạng, chân nguồn sẽ không được kết nối với mặt phẳng nguồn và Sự cố này thực sự rất nghiêm trọng.